从IEDM18 TechInsights的内存技术更新

发布时间:2019年4月11日
投稿作者:迪克·詹姆斯,崔贞洞

论IEDM在周日晚上去年,TechInsights的举行招待会,其中Arabinda DAS和贞洞崔作了发言,吸引了与会者的屋子。Arabinda是第一了,给人一个说话的“苹果iPhone的10年历程和半导体技术创新”,其次是贞洞讨论“存储过程,设计和建筑:今天和明天”。

Arabinda了在iPhone和它的功能组件的顺序发展的粗线条回顾 - 我们往往忘记,第一个没有摄像头,指纹传感器,面部识别等,所以它肯定下来内存车道一趟。

Jeongdong对逆向工程专家看到的最新内存技术进行了回顾,并对他们最近的分析进行了相当详细的总结,我想在这篇文章中介绍一下。乐动篮球快讯Jeongdong是该公司的高级技术研究员,也是他们记忆技术的主题专家。在加入TechInsights之前,他曾担任SK Hynix和三星下一代内存设备研发团队的领导,所以他知道自己在说什么。

NAND闪存技术

从贞洞崔NAND闪存路线片段在TechInsights的

我们开始看看快闪记忆体,与给定的三星36%,东芝19%,西部数据(WD)15%,美光13%,SK海力士11%,英特尔6%,为2018年11月的前六大厂商的市场份额。

贞洞内存生成道路地图每年,以下是更新一个NAND闪存。你可以看到,我们现在到1Z纳米平面闪光的时代(大概13-14纳米,看到1Y是〜15纳米),和〜3D动画的96层与四电平单元。路线图的基础上发布的预测,但我觉得很难相信,在短短三年中,我们将越来越向200+层。

在图的底部是技术演进在过去的几年里,开始与硅化物控制栅在平面器件钨的过渡;那么,我们从双图案转移到四倍图案,因为我们得到低于20nm的特征尺寸。我们看到普遍采用的气隙(实际上,美光开始,在25奈米世代),并作为15/16纳米平面部位看到满负荷生产时,3D / V-NAND产品的推出。那些使用两种存储技术,电荷捕获(存储的氮化硅层上的电荷 - 三星,东芝/ WD,和SK海力士)和浮动栅极(微米/英特尔)。

9X层三维NAND分析 - 了解更多

下载我们的三维NAND分析概述,完整的市场概况,NAND技术路线图,模具图像,我们可以应用到这些产品的不同分析方法的概述。

主要厂家2D NAND工艺节点

微米/英特尔也使用这给了更大的面数据密度不同的布局理念;它们设计堆栈成具有该阵列之下的驱动电路,从而节省外围区域,并且使模具较小的 - 通过将它们配成如CMOS-下阵列(CUA)。它们的64层的产品是2×32叠层,和96层的用途2×48层堆叠。

展望未来,该路线图显示多达256层,和平面将淡出除了利基应用。“4D NAND”似乎是CUA的SK海力​​士版本,Xtacking是堆叠CMOS阵列之上以节省面积的YMTC(扬子存储器技术有限公司)处理。

跟踪平面器件,我们从各大厂商序列:

三星为14nm 2D NAND(128 GB /模)

迄今所看到的最小半节距是三星14纳米128千兆模具,具有152个单元的块大小:

64的最近综述和72层的3D NAND设备(256千兆&512 Gb)的

3D NAND:64L&72L(256 GB&GB 512)

切换到3D-NAND,贞洞向我们展示了最近的64和72层的设备摘要内容:

东芝/西数48L

我们可以看到在英特尔部分CUA如何提高阵列效率近90%,给予256千兆位组的最小的模具。从iPhone XS最大的SK力士512千兆管芯具有大致相同的存储密度,从256千兆部分令人印象深刻的改进。

之一的过渡由从48层到64层技术的发展是在被用于接触在3D-NAND器件字线的“阶梯”的蚀刻。例如,在东芝/ WD份,楼梯的宽度已经由于蚀刻工艺的改进和修整掩模的变化缩水45%。

东芝/西数64L

这可不是个小数目,即使在缩小楼梯占用芯片面积的0.82%。类似地,三星实现了27%的宽度减少,具有0.44%面积损失为楼梯精加工。

三星48L

英特尔3D FG NAND QLC(64L):一是3D QLC!

我们也有机会来比较的Intel /美光的三级和四级单元的部分;尽管它们都是20纳米,和两个64级,位密度变为4.4至6.5 GB / mm2时,增加了近50%。我们现在是在太比特模的时代,美光科技刚刚宣布1 TB的micro-SD卡8个1-Tb的模具里面!

三星64L

晶体管级芯片的照片是在上述的拉链很小,但他们并缩小相当不错:

英特尔3D FG NAND QLC(64L):一是3D QLC!

韩国海运72L海运公司

我们可以清楚地看到这些镜头的阵列之下电路的密度。接下来是一看SK力士3D-NAND,它采用的折叠结构。

Left: Intel 256 Gb 64L TLC    Right: Intel 1024 Gb 64L QLC

如果我们仔细观察,我们可以看到在堆栈中的演变,从36 - 48 - 72层。在36L设备仅具有一个通门,而48L和72L具有两个通过门,从而允许公共位线和sourcelines用于细胞两条链。在72L堆的中心图像是有点混乱,因为其具有两个正交图像胶合在一起 - 右侧平行于位线的截面,和左垂直于它们。如果我们看一下分离的图像,在PG区显示,左侧部分是通过两个管门的下方,并在顶部的各个位线是可见的孔。

上层和下层烟囱指的是82闸板烟囱的两级结构。在这次谈话中,郑东没有详细说明这一点,但他发表了一篇文章博客上电子工程专辑去年6月,该通道孔与两步蚀刻工艺形成澄清。所估计的过程的顺序是:

  • 管道栅模具形成(下部)
  • 沟道蚀刻(下部,42门)
  • 牺牲层填充到孔
  • 模具形成(上部)
  • 沟槽蚀刻(上部,40门)
  • 牺牲层移除
  • 通道形成

狭缝和副缝隙由一步法整个堆叠的蚀刻来形成。在上面的电路原理图,该蓝色的轮廓示出了在顶部和底部堆叠之间两个伪字线,通过在横截面的蓝线标记的位置。

图像显示位线,源线,管道门在72L装置

上次讨论的NAND设备是去年在闪存峰会上展示的YMTC 64L部件。这是他们的第二代3D-NAND技术,使用Xtacking将外围电路放在存储阵列的顶部而不是底部。YMTC采用面对面晶片键合:

从82-栅极堆叠细节

我注释性的贞洞用,试图澄清我们正在寻找在图像:

在三维NAND技术创新(今日)

在三维NAND技术创新(今日)

我们有在阵列的边缘处的典型的楼梯,他们已经有益加入每步的字线的数量,我们展示有在最上面的一个虚设字线下的单独掩蔽选择栅极。

晶片键合为我们提供了7层damascene金属层,3层在阵列上,4层在CMOS上,在电池堆中总共有74条钨字线。在YMTC的声明中并没有特别提到,但他们曾经与Spansion(现在的Cypress)紧密合作,在flash中使用电荷阱存储,所以他们的3D-NAND似乎也是基于电荷阱的。

The bonding is likely the DBI® (Direct Bond Interconnect) technology from Xperi – it’s quite a fuzzy TEM image above, but it does look similar to the interface in this SEM cross-section of the Sony IMX260 stacked image sensor, which we know uses the process.

三星BGA封装(PM971 SSD NVMe,128 GB)

我将是失职,如果我排除在通常的内存上,APU较早的幻灯片详细介绍了使用堆叠式封装(PoP)的一个SSD的一部分,也许不是存储在第一次使用的POP,但肯定是不同的,我们用于手机看。这是三星单封装128 GB SSD了微软Surface Pro的的:

NAND创新摘要图像

我们有128千兆V-NAND裸片两个四堆叠在弹出的顶部,并且在下部是4千兆位DRAM LPDDR4和SSD控制器管芯。

贞洞完成了NAND​​闪存部分与一对夫妇总结幻灯片,第一个描述迄今在三维NAND创新。这是一个繁忙的幻灯片,所以我不会通过它去详细 - 有很多的创新!除了从3D堆叠本身,有可能意外的功能,如外延(SEG)晶体管(三星),CUA和双串堆叠(微米),和管栅极(SK海力士)。现在我们有晶圆键合!

三维NAND单元,一帆风顺,到目前为止,但...

摘要幻灯片跟踪迄今取得的进展,并提出了一些未来发展的担忧。

对我来说值得注意的是,SK海力士回到了没有管道门的传统堆栈,微米(大概)的四堆叠弦,以及蚀刻和填充高纵横比通道的一般问题。

DRAM技术

从贞洞崔DRAM路线图片断在TechInsights的

DRAM产品路线图更新

在谈话的DRAM部分首先登场的是路线图:

我们现在早已进入1X纳米世代,随着今年引入17纳米的部分。如果您认为厂家,我们还在一年的节奏引入下一个缩水的,但差异较小,现在大家都低于20纳米。几年前,我倾向于认为我们可能得到两代人在1东西节点之前的技术达到了极限,但现在看来,我们将看到至少有四个,这将有可能看到我们走过2025年至少。

DRAM缩小(技术节点)

DRAM技术节点趋势

收缩率的减慢通过观察节点的时序趋势图所示:

微米1X和1XS纳米DDR4 / LPDDR4

微米1X&1XS纳米DDR4 / LPDDR4

尔必达和美光收购之前趋于稳定,就像南亚。

贞洞也给了我们近期美光回忆一些细节,显示出在8GB的死亡他们的位密度现在达到0.167 GB /毫米2

AMD和Nvidia GPU卡汇总

AMD和NVIDIA GPU卡概要

然后看看AMD和Nvidia的GPU,示出了与使用HBM(高带宽存储器)和HBM2的带宽的增加,并且带宽和速度随着我们从GDDR5X到GDDR6。

Micron的HMC和HMC2技术

一提到HBM,就会让人想起微米的HMC(混合内存立方体),现在已经发展成HMC2。最初的HMC用于Intel Knight的着陆处理器,这是一种四栈DRAM,底层是ibm制造的控制器芯片,通过硅通(tsv)连接。HMC2似乎是作为一个独立产品发布的,但仍然是4栈控制器,而且HMC和HMC2都使用了30nm类dram。

无论HBM和HMC使用TSV的,但它们是不同的东西;HMC具有它的控制器管芯和被完全封装,用于安装在PCB基板上,而HBM与硅中介层使用。然而,美光已经宣布将停止HMC,所以即使我们得到了一起来看看它,它不会被周围更长的时间。

ISP / DRAM / CIS(索尼)微米35nm的(可能的,尔必达晶圆厂。)

ISP / DRAM / CIS(索尼)微米35nm的(可能的,尔必达晶圆厂。)

的DRAM部分的最后滑动覆盖DRAM的与CMOS图像传感器(CIS)和处理器(ISP)的堆叠的移动电话摄像头,由索尼和三星。在索尼IMX400一个DRAM被夹在CIS和ISP之间;所述CIS被安装面到背面的DRAM,这是面 - 面与ISP。具有在堆栈中的DRAM允许照相机系统以960帧/秒,严重慢动作能力执行。该IMX400在索尼Experia还XZ手机推出,而我们发表一篇博客在当时。

CIS / ISP / DRAM(三星)三星2Y

CIS / ISP / DRAM(三星)三星2Y

三星S5K2L3 ISOCELL快速成像器采用不同的策略 - 独联体和ISP常规粘合面到面且电使用的TSV连接,和一个标准的DRAM芯片是微撞面到后端上的ISP。所述微凸块对DRAM的再分布层(RDL)连接到铜基RDL上的ISP的后面,这将它们路由到的TSV,通过ISP基板向前方金属。还有一种伪硅管芯旁边的DRAM芯片。

新兴存储技术

新兴内存大众产品:主要参与者

新兴内存大众产品:主要参与者

贞洞完成了他的谈话与新兴回忆回顾 - 尽管如何“新兴”他们中的一些是为辩论,因为一些产品已经出现了一段时间了。这里的路线图:

Adesto技术CBRAM更新

Adesto技术CBRAM更新

为例。Everspin制造各种MRAM已经有一段时间了,相变存储器(PC-RAM)已经被许多公司测试过无数次,富士通的FeRAM也已经上市很多年了。

第一个例子是Adesto CBRAM(导电桥式RAM),详细描述了他们的第一代和第二代CB内存之间的变化。

EverSpin的SST-MRAM 2日创

EverSpin的SST-MRAM 2ND

从结构上来说,桥层已经从银/硫化锗转变为基于碲的多层堆叠,我认为它的温度敏感性不如银。

然后我们所示的256-MB EverSpin的第二根STT-MRAM,使用垂直-MTJ(磁性隧道结)技术在DDR3格式。

PCM商用产品:二○一○年至2018年

PCM商用产品:二○一○年至2018年

作为率先行动向3D-XPOINT幻灯片即完成了谈话,我们被提醒的是,PC内存已经有一段时间了,我们已经从128 MB了从90nm工艺到20纳米16 GB:

在英特尔Optane 3D XPOINT主动和虚拟内存块

看来,至少在英特尔Optane版本的3D Xpoint中,在内存层有虚拟内存块(即在金属4和5之间),它们没有驱动电路,因此电路区域不同于存储阵列区域。在存储器单元的双堆栈中也有结构上的差异;在较低的单元格中,似乎存储层和选择层丢失了(尽管在这幅图中它们有足够的阴影,丢失的可能是一个样本准备人工制品)。然而,中间的钨字线是明显分开的。

堆叠两层增加了工艺复杂

这两层的叠加当然增加了过程的复杂性,因为我们必须将沉积、蚀刻和照相步骤加倍;在底层,字行位于堆栈的顶部,而顶层堆栈的字行位于基层—位行位于基层。

添加M4和M5之间的存储器层提供了通过那些层之间的结构的其他挑战的,需要更多的掩模层和相关的成本。上的字线和位线被实际从下面连接;作为示例,位线具有的四个子过孔的堆起床顶端位线电平。

洞察与问题:流程/设计视图

洞察与问题:流程/设计视图

在平面图它看起来就像复杂的,所以这就引出了一个问题 - 我们应该做些什么,如果我们想去超过双堆栈结构?(BE / ME / TE =底/中/上电极)。

洞察与问题:流程/设计视图 - 下一步是什么?

洞察与问题:流程/设计视图

目前的双图案被使用,但当然也要去四图案,甚至EUV,也许多堆或三维结构的前景;

这结束了谈话,但不要忘了,所有这些信息,以及更多,可通过从TechInsights的内存认购

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