发布日期:2017年5月2日
贡献作者:Dick James，荣誉研究员
在globalfoundries会议去年2月，索尼发布了一份新闻稿，描述“业界首款智能手机用3层堆叠CMOS图像传感器与DRAM”．几年来一直有关于图像传感器内置DRAM(以加速图像数据处理)的传言，但到目前为止，还没有任何东西投入生产和在现实世界中使用。
在ISSCC会议上的一篇论文[1]中给出了细节，它实际上看起来像真的东西，所以这绝对引起了我们techhinsights内部图像传感器专家的注意。在世界移动通信大会上，索尼发布了他们的Experia XZ Premium和XZs手机， Motion Eye™相机系统可达960帧/秒。我们在Xperia XZs一上市就拿到了它，剖开了后置摄像头芯片，瞧，我们确实有了三层;CMOS图像传感器(CIS)背对背安装在DRAM上，与图像信号处理器(ISP)面对面。
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本产品概要总结了我们打算构建的可交付成果，以及对该部件的技术相关性的一些附加评论。
然而，我们有点超前了，所以让我们看看索尼的新闻稿和ISSCC的论文。
在其早期的1900万像素图像传感器中，索尼使用了双数字/模拟转换器来数字化像素数据，现在我们有一个4层结构来提高读取速度，并提高处理能力。DRAM用于临时存储高速数据，然后以最优速率输出给传感器接口。这种设计允许它在1/120秒内读取1930万像素的静态图像，在电影模式下它可以达到1000帧/秒，分别比早期产品快4倍和8倍。这个框图说明了信号路径。
考虑到DRAM被夹在CIS和ISP之间，高速数据必须通过存储芯片到达ISP，然后来回传输，直到它通过ISP的I/F(接口)块以适合应用程序处理器的常规速度输出。
这是一个压缩版的传感器操作;本文将更详细地介绍960 FPS成像和慢动作的工作原理。索尼的原理图展示了三层结构。
根据本文，像素阵列位于顶部模具，DRAM阵列和行驱动器位于中间模具，其余块位于底部ISP模具。我们还没有这三种骰子的照片，但报纸上有一些图像。
索尼还告诉我们，CIS采用90nm, 1 Al, 5 Cu技术，DRAM采用1gb, 30 nm (3 Al, 1 W)部分，ISP采用40nm, 1 Al, 6 Cu器件。毫无疑问，在不浪费硅面积的情况下，将所需的所有功能集成到三个相同尺寸的模具中是一个挑战。
考虑到DRAM芯片上也有CIS行驱动器，那么它一定是作为定制部件设计的，而不是我们近年来看到的TSV支持(TSV =穿过硅)的商品DRAM之一。索尼的横截面还表明，中心模具有一个厚背氧化物和降落垫tsv下来从CIS上面。
我们还可以看到(如果比例条是准确的)，CIS和DRAM的晶片衬底已经变薄到2.6微米，这对于背光CIS (BI-CIS)来说是正常的，但这是我们见过的最薄的DRAM。我们自己的图像(上图)证实了CIS和DRAM硅的厚度是相同的，着陆垫也可以看到。
下一个问题是——tsv是如何在堆栈中形成的?我们的第一个横截面刚刚从实验室出来，它们看起来很眼熟。CIS/DRAM连接似乎是我们在早期索尼背光(BI) CIS设备中看到的TSV的向上和over形式。
这里有两层tsv，将CIS中的6金属堆栈连接到DRAM芯片的M1。我们没有将CIS直接连接到ISP的扩展tsv的横截面，尽管有通过DRAM连接到ISP的顶部金属的tsv。
CIS/ISP连接似乎可以使用DRAM着陆垫层作为互连，以避免在形成完整堆栈后钻穿两个模具的挑战。
对IMX400的进一步分析正在进行中，我们将在适当的时候发布CIS本身以及软件包堆栈的报告。从行业角度来看，索尼再次突破了手机摄像头的极限。今年晚些时候最大的问题是——我们会在下一代iPhone上看到这种功能吗?
参考:
[1] T. Haruta等人，“1/2.3英寸20万像素3层堆叠CMOS图像©2017 IEEE传感器与DRAM”，Proc. ISSCC 2017，论文4.6
