成功消费者数字成像产品中启用技术的调查（第2部分：堆叠芯片图像传感器）

发布时间：2017年6月21日
特约作者:Ray Fontaine

在IISW论文提交截止日期4月的时候，我们还没有收到索尼Xperia XZs 3层叠动眼摄像机。这项技术的发展已经在2017年的ISSCC上宣布了，我们确实及时得到了成果，可以用于演示材料(参见Dick James的博客）。在IMX400项目的工作继续，我们期待在几周内发布我们的报告。享受第2部分，我们讨论了晶圆到晶圆互连的趋势和堆叠芯片的其他功能。

堆叠芯片图像传感器

低温晶片键合和各种晶片互连技术的发展是堆叠式图像传感器的关键实现因素。由背光CIS和混合信号图像信号处理器(ISP)组成的双模堆栈已经成为领先的智能手机相机芯片的主要配置。CIS部分可以被认为是只携带有源像素阵列的“哑”芯片。大部分的信号链和数字处理被划分到ISP和系统应用处理器上。

图1.索尼第1款。双TSVS（A），第2 Gen。统一的TSV（b），第一个。dbi（c）

图2. Omnivision第1 Gen。对接TSV（A），第2 Gen。统一TSV（b），三星对接TSV（C）

b .薄片互连

索尼首先将堆叠的CIS芯片带到市场上，最初是通过在2013年实施均匀的晶片到晶片粘合（氧化物粘合）和通过硅通孔（TSV），并随后用Cu-to-Cu混合粘合，也称为CU2CU键合或DBI，2016年[18,19]。第一代TSV，作为上方和沿着有源像素阵列的两侧部署为三个主要阵列，为1.12μm生成像素阵列的行/列互连为具有双TSV结构。一个浅，Cu填充的TSV接触金属1 CIS金属垫的背面，一个深，Cu填充的TSV接触顶部金属Al ISP垫，并且通过平面Cu金属带实现了最终互连。双TSV结构具有矩形占地面积，并置于6.0μmx9.0μm正交间距[20]。

2015年，TSony通过引入单一或“统一”的结构简化了TSV工艺流程，该结构通过一个圆柱形垂直互连[21]连接CIS和ISP起落架。这些结构被放置在9.1µm的最小正交间距上，尽管TSV行与相邻行有半间距交错。

Omnivision首次观察到的堆叠芯片，在PureCel-S平台上使用铸造合作伙伴XMC制作，具有“对接”TSV结构，其中单个宽的TSV与CIS和ISP焊盘结构联系起来。在1.12μm像素生成芯片上使用的矩形结构具有5.2μm×9.9μm正交间距[22]。Omnivision以后采用了由铸造合作伙伴TSMC制造的1.0微米像素生成PureCelplus-S芯片的统一TSV结构。将这些结构置于4.0μm×4.1μm正交间距[10]。

所观察到的制作中的三星堆叠芯片还具有对接的TSV结构，而是使用基于W基的TSV窗衬管垂直互连。将在1.12μm像素生成芯片上的第一代三星TSV置于8.8μm×9.6μm正交间距[23]。

索尼最近改变了其互连策略，最初将DBI作为TSV阵列的替代。这种DBI实现的特点是，活动DBI垫位于被tsv占用的相同区域，虚拟DBI垫覆盖了大部分有源像素阵列和外围区域。目前生产DBI的最先进技术是将3.0 μ m宽的方形垫放置在6.0 μ m正交节距上。据报道，DBI音高为1.6µm[24]，预计未来的DBI芯片将实现逐像素互连。

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